Cadence Design Systems, Inc. hat sein System-IP-Portfolio um das Cadence Janus Network-on-Chip (NoC) erweitert. Mit der Zunahme größerer, komplexerer SoCs und disaggregierter Multi-Chip-Systeme, die den steigenden Anforderungen an die Rechenleistung gerecht werden, wird die Datenübertragung innerhalb und zwischen den Siliziumkomponenten zu einer immer größeren Herausforderung - mit Auswirkungen auf Stromverbrauch, Leistung und Fläche (PPA). Der Janus NoC von Cadence verwaltet diese gleichzeitige Hochgeschwindigkeitskommunikation effizient und mit minimaler Latenz, so dass die Kunden ihre PPA-Ziele schneller und mit geringerem Risiko erreichen können.

Der Cadence Janus NoC nutzt die bewährten Tensilica RTL Generierungswerkzeuge von Cadence. Kunden können Cadence' umfangreiches Portfolio an Software und Hardware für die Simulation und Emulation ihres NoC nutzen und mit dem System Performance Analysis Tool (SPA) von Cadence tiefe Einblicke in die Performance gewinnen. Durch die Möglichkeit der Architekturexploration führt dieser Ablauf zum besten NoC-Design, das den Produktanforderungen entspricht.

Das NoC nutzt die etablierte Führungsposition von Cadence in Sachen IP und Qualität, die durch die Zufriedenheit der Kunden beim technischen Support unterstützt wird. Der Cadence Janus NoC entschärft die Routing-Staus und Timing-Probleme, die mit den komplexen SoC-Verbindungen von heute verbunden sind und die oft erst bei der physischen Implementierung sichtbar werden. Das NoC der ersten Generation von Cadence adressiert die dringendsten Bedürfnisse und bietet eine Plattform für zukünftige Innovationen, wie z.B. die Unterstützung von Speicher- und I/O-Kohärenzprotokollen nach Industriestandard.

Verkürzte Markteinführungszeit: Dank der PPA-optimierten RTL können SoC-Designer ihre Bandbreiten- und Latenzziele erreichen. Gepackte Nachrichten ermöglichen eine höhere Auslastung der Drähte, wodurch die Anzahl der Drähte und die Herausforderungen beim Timing Closure reduziert werden. Geringeres Risiko: Das integrierte Powermanagement des NoC, die Kreuzung von Taktbereichen und die Breitenanpassung reduzieren die Komplexität des Designs.

Schneller Durchlauf: Die umfangreichen Simulations- und Emulationsmöglichkeiten von Cadence ermöglichen eine frühzeitige Erkundung der Architektur und eine schnelle Validierung der PPA-Ergebnisse, um sicherzustellen, dass die Konfiguration den Designanforderungen entspricht. Skalierbare Architektur: Kunden können ein Subsystem entwerfen und es in einem vollständigen SoC-Kontext des NoCs wiederverwenden, was eine spätere Wiederverwendung in einem Multi-Chip-System ermöglicht. Flexibel: Der NoC ist mit jeder IP mit einer Industriestandard-Schnittstelle kompatibel, einschließlich AXI4 und AHB.