Cadence Design Systems, Inc. gab bekannt, dass seine PHY- und Controller-IP für die PCI Express® (PCIe®) 5.0-Spezifikation in den TSMC N7-, N6- und N5-Prozesstechnologien die Zertifizierungstests der PCI-SIG® auf der ersten Veranstaltung der Branche zur Einhaltung der PCIe 5.0-Spezifikation im April bestanden haben. Die Cadence® Lösungen wurden auf ihr volles Potenzial getestet und erfüllten die volle Geschwindigkeit von 32GT/s für die PCIe 5.0 Technologie. Das Konformitätsprogramm bietet Entwicklern Testverfahren, mit denen sie feststellen können, ob die PCIe 5.0-Schnittstellen auf ihren System-on-Chip (SoC)-Designs wie erwartet funktionieren werden.

Die Cadence IP für die PCIe 5.0 Technologie besteht aus einem PHY, einem begleitenden Controller und einer Verification IP (VIP), die auf SoC-Designs für Hyperscale-Computing-, Netzwerk- und Speicheranwendungen mit sehr hoher Bandbreite ausgerichtet sind. Mit dem PHY- und Controller-Subsystem für die PCIe 5.0-Architektur von Cadence können Kunden extrem energieeffiziente SoCs entwickeln und gleichzeitig die Markteinführung beschleunigen.
Die Cadence IP für die PCIe 5.0 Architektur unterstützt die Intelligent System Design™ Strategie des Unternehmens, die ein hervorragendes SoC-Design für fortgeschrittene Knoten ermöglicht. Die PCIe 5.0 Design Kits für die N7-, N6- und N5-Prozesstechnologien von TSMC sind ab sofort zur Lizenzierung und Lieferung verfügbar. Das umfassende Cadence-Portfolio an Design-IP-Lösungen für die fortschrittlichen TSMC-Prozesse umfasst auch 112G, 56G, Die-to-Die (D2D) und fortschrittliche Speicher-IP-Lösungen.