Cadence Design Systems, Inc. gab bekannt, dass die Cadence® RFIC-Lösungen den N6RF Design Reference Flow und das Process Design Kit (PDK) von TSMC unterstützen, um Innovationen in den Bereichen Mobile, 5G und Wireless zu beschleunigen. Im Rahmen der laufenden Zusammenarbeit zwischen Cadence und TSMC entwickeln gemeinsame Kunden bereits mit Cadence-Lösungen für die neueste N6RF CMOS-Halbleitertechnologie von TSMC. Optimiert für die N6RF-Prozesstechnologie von TSMC sind der Cadence Virtuoso® Schematic Editor, die Virtuoso ADE Suite sowie der integrierte Spectre® X Simulator und die RF-Option im RF Design Reference Flow enthalten.

Kunden können von mehreren Schlüsselfunktionen profitieren, die es ihnen ermöglichen, Eckensimulationen effektiv zu verwalten, statistische Analysen durchzuführen und eine Designzentrierung und Schaltungsoptimierung zu erreichen. Darüber hinaus bieten die Flows eine nahtlose Integration zwischen dem Cadence EMX® Planar 3D Solver und der Virtuoso Layout Suite EXL Implementierungsumgebung, die es den Designern ermöglicht, EM-Modellierungsaufgaben zu rationalisieren und die Automatisierung zu nutzen, um S-Parameter-Modelle automatisch in den goldenen Design-Schaltplan für HF-Simulationen einzufügen. Für die Post-Layout-Analyse werden die S-Parameter-Modelle in die Ergebnisse der Cadence Quantus™ Extraction Solution für High-Fidelity RF-Signoff-Schaltungen und EM-IR-Simulationen eingefügt.

Insgesamt bietet der neue Cadence RFIC Full Flow eine effiziente Methodik, mit der Ingenieure ihre Designziele—Leistung, Energieeffizienz und Zuverlässigkeit—in einer einzigen, eng integrierten Designumgebung erreichen können.